CPU実験を語る会

Masaki Hara @qnighy

コア係の十分条件(C) ・全部やること #CPU実験を語る会

Masaki Hara @qnighy

A,Bを満たさないとCになってしまうということ #CPU実験を語る会

Masaki Hara @qnighy

「適当にやっておいて」と放任するとやってくれない #CPU実験を語る会

Masaki Hara @qnighy

VHDL/xstに関する落とし穴/Tips #CPU実験を語る会

Masaki Hara @qnighy

VHDLの記述に関するデザインパターン、twoproc #CPU実験を語る会

わさびず @___yuni

テストベンチではintegerを使ったほうがいい #CPU実験を語る会

Masaki Hara @qnighy

SRAMシミュレーションモデルの中身をstd_logic_vectorからintegerへ #CPU実験を語る会

わさびず @___yuni

sensitivity list漏れ #CPU実験を語る会

Masaki Hara @qnighy

process(clk)の話ではなくて、同時処理文で書けるものをprocessで書いた場合の話。 センシティビティーリスト漏れをすると、シミュレーションのときが意図と違う動きになる一方、実機では意図通りに動くのでやばい #CPU実験を語る会

Masaki Hara @qnighy

ブロックRAM推論 : レジスタがブロックRAMにぶち込まれる→レジスタの出力が1クロック遅れる 論理合成のsummaryを見る attributeで回避 #CPU実験を語る会

Masaki Hara @qnighy

負のintegerは挙動が怪しい #CPU実験を語る会