SystemVerilogの機能紹介

Vengineer＠ @Vengineer

【SystemVerilog】 クラスのメソッドの定義を別のところで行うことができる class X; extern function x( int y ); endclass function int X::x( int y ); ... endfunction

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【SystemVerilog】 1800-2012で追加された機能。 interface class。 interface class A; endclass class B implements A; endclass interfaceなクラスは、インスタンス化できない。

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【SystemVerilog】 extendes と implements は、違う

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【SystemVerilog】 前方参照のために、class を typedefできる typedef class Y; class X; Y y; endclass class Y; int x; endclass

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【SystemVerilog】 1800-2009で追加された機能、checker http://t.co/MOFnDe75x6

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【SystemVerilog】 アサーションライブラリは、checkerとして実装するのがいいのか？

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【SystemVerilog】 1800-2012の規格書、各項目の説明がまとまっていて、わかりやすくなっているような気がする。

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【SystemVerilog】 extern moduleは、C言語でのプロトタイプ宣言。

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【SystemVerilog】変数はデフォルトでは、static。 int a; は、static int a;と同じ。automatic int b;とするとautomaticになる。 taskやfunctionもデフォルトではstatic。

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【SystemVerilog】begin endブロック内にローカルに変数が使える。 1800-2005では、begin : name ... endのように名前付きブロックでないとローカルに変数が使えなかった。