@gonbee いえいえ、垂直配線(Through Silicon Via)を用いて、チップとチップを接合する技術です。例えばこんな(あんまいい例じゃないですが) http://t.co/kxt2iOS
2011-09-01 22:29:58@mizutomo 発想は理解出来ます。うん。が、ATPG まで頑張っちゃって 3Dを!という熱意に追いつけません(^^; 普通の論理のスキャンテストでさえパタン量大杉になってたのに…。。
2011-09-01 22:44:59@gonbee テスト自体は通常のLSIレベルでしかできないと思うんですよねぇ。と言うのも、今のTSVで主流にな理想なのは、LSIごとに機能を分割する方式なので。ただ、その場合、テストで何が問題になっているのか、が知識がないのでわかんないんですよね。
2011-09-01 22:48:26@mizutomo 通常のノリであれば、流してNG がはじければヨシ、ですかね?JTAG のノリでIP ごとに分けてテストしようとすると、テストにかかる時間が凄まじいことになりそうですが。。
2011-09-01 22:58:30テスト用にピンを割いてられないから、内部で並列化→スキャン→圧縮→出力、して、診断はソフトに任せる。内部の並列数は削るとテスト時間(=コスト)に直結するから、ココは頑張る。…数年前の認識のままですが、まだそんなに変わってない…です…よね?
2011-09-01 23:01:58スキャンの専用モードピンを割り当ててくれていれば良いのですが、別の手段を…となると、内部のモードを設定するのに別途で初めに設定用シーケンスが必要になったりして。…それでも内部の並列数を確保出来ればパタン毎のサイクル数は削減?出来て嬉しい…かな。
2011-09-01 23:08:50スキャン用のクロックが遅くて構わない場合はまだ簡単。実際の速さで!なんて話になると、クロックドメイン単位の扱いが必要になったりしてきて、さぁ大変…っと。
2011-09-01 23:12:24基本のATPG は、個々の素子のポートが0/1それぞれに固定されていないことを確認します。FF から、組合せ回路を制御して、その先のFF で逆の値が観測出来るようにパタンを作ります。
2011-09-01 23:23:51スキャン技術が普及する前はファンクションパタンを手作業で作ってましたが最後の数%の故障検出率を上げるのに死ぬほど時間がかかってました。今はスキャンがあるから楽でいいね RT @gonbee: @mizutomo ちなみに、テストを実行したことはありません ( ̄0 ̄)/
2011-09-01 23:27:37@create_clock @mizutomo パタン作るのまで人力は凄いですね。。それでも、故障検出率をあげるための処置にはいくらか苦労した気がしますー。
2011-09-01 23:31:44あ、思い出した。実際の速さでスキャンする場合も、スキャン対象を一気に動かすわけなので(トグル率下げる工夫なんて話はさておき)スキャン鎖の長さぶんシフトする所は遅いクロックで動かします。そしてキャプチャさせるところだけ実クロック!ぱしぱしっと!
2011-09-01 23:36:02そんで、まぁ、ただの縮退(0/1 stuck)だと高速クロックの意味は無いわけでして。じゃぁ何を見ようか?つって、現実的なのが、ブリッジ故障。他は忘れた。
2011-09-01 23:46:06ブリッジ、橋架け。配線がつながっちゃう現象。任意の二ヶ所で、一方を動かして、値が動かないはずの近くのもう一方もつられて動いちゃったり…してないよね?ってのを観測したい。
2011-09-01 23:52:31@gonbee 今はパタンは自動で作ってくれるとはいえ、スタック故障だけじゃなくて遅延故障だ、IDDQテストだ、ロジックBISTだ、と複雑化しすぎ。なんかもっと簡単に不良をはねられないものかなあ
2011-09-01 23:53:14@create_clock 転職して5年、自分の周りがFPGAの話しか無く、DFT 要らずになりました(^^; IDDQ …たぶん6年ぶりくらいに触れました。(Google先生~
2011-09-01 23:57:21