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Vengineer＠
@Vengineer
Magillen Sequence Editorが気になる。#SCJ2013 昔、IP-XACT => HDLを作成した時、この昨日あると便利だと思ったけど、作るの面倒だったので、。。。
2013-06-21 11:10:34
Vengineer＠
@Vengineer
DITA #SCJ2013 Darwin Information Typing Architecture - Wikipedia http://t.co/gY4CefQxqG
2013-06-21 11:15:06
ボブ・コージ
@koji_naka
本日はSystemC Japan2013に参加。面白そうな講演が沢山あるので、しっかり勉強させてもらおう #SCJ2013 http://t.co/YtDSWPyRq3
2013-06-21 11:35:59
Vengineer＠
@Vengineer
コンパイラやデバッカを考えると、LISAみたいなツールじゃないと面倒でしょ。エコシステムはどう考えているのでしょうか？#SCJ2013
2013-06-21 11:43:11
Hiroshi Komoda
@EDAExpress
#scj2013 ルネサスでは使っているのは、Cadenceの高位合成CtoS。等価性検証はCalyptoのSLEC。 #eda
2013-06-21 11:43:25
Hiroshi Komoda
@EDAExpress
#scj2013 ルネサスの事例、2wayスーパースカラ構成、3ステージパイプラインのDSPを高位合成で。手設計と比較したところ、同等の回路規模で設計検証工数は4分の1に。マイクロアーキテクチャの検証は機能モデルをリファレンスにランダム検証。#eda
2013-06-21 11:53:59
LSI設計雑記帳
@kocha2012
お昼休みのお供に / [SystemC] SystemC Verification Methodologyを作ろうと・・・ http://t.co/v6te6wSc0U #SCJ2013
2013-06-21 12:06:45
権兵衛
@gonbee
Verilogとも繋いでるからサイクルですね、という自己レス RT SystemCとe繋いだときに抽象度どうしたかが気になりますん ('ω') インターフェースがmon unit？ #scj2013
2013-06-21 12:15:17