インテルのCAD遍歴
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Vengineer＠
@Vengineer
80286の頃は、RTLをマニュアルでゲート・トランジスタレベルに変換。スイッチレベルのMOSSIMというツールでシミュレーションしていた。
2013-02-27 10:19:13
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@Vengineer
StaticTiming Analysisツールとして、CLCD(Coarse-Level Circuit Debugger)というものを開発した。
2013-02-27 10:22:51
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@Vengineer
80386開発時に、U.C.Berkeleyを訪問。 そのときのCorporate CADをリーディングしていたのは、以前CTOだったPat Gelsinger
2013-02-27 10:25:21
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@Vengineer
チップ全体の接続チェックにCVSというツールを使った。そのときの80386は275000トランジスタ（ゲートではない）
2013-02-27 10:33:03
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@Vengineer
80486はプルパイプラインデザイン。FPU、I/D各8KBのWrite Through Cache搭載。 80386の4倍のトランジスタ規模。 設計生産性をあげる必要有り。
2013-02-27 10:35:57
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@Vengineer
80486で行ったこと ・RTL to Layout Synthesis ・人手による回路図作成無し ・制御回路はマルチレベル論理合成 ・自動ゲートサイジングと最適化 ・寄生要素の概算も行う ・古チップレイアウト、フロアープランニングツールに利用 この時点でほぼ自動化になっている
2013-02-27 10:40:27
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@Vengineer
この頃、iHDLを。CADチームはイスラエル。 論理合成は、U.C.Berkeleyの内部表現を利用。iHDLは2005年まで使われた。その後は、Verilog HDL。 20年以上使われたのは、論理合成に適していたから
2013-02-27 10:47:20
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@Vengineer
MIS(Multi-levelLogic Interactive Synthesis System)を使って、iHDLをゲート。
2013-02-27 10:51:05
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@Vengineer
MIS(Multi-levelLogic Interactive Synthesis System)を使って、iHDLをゲート。
2013-02-27 10:51:05
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@Vengineer
この頃、制御回路のレイアウトは自動化。メモリとデータパスはマニュアル。80486開発時に、full-chip floorplanning and assembly tool ChPPRを開発。ChPPR階層化ツールは、2005頃までメインストリートのプロセッサ開発に利用
2013-02-27 10:55:07
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@Vengineer
この頃、制御回路のレイアウトは自動化。メモリとデータパスはマニュアル。80486開発時に、full-chip floorplanning and assembly tool ChPPRを開発。ChPPR階層化ツールは、2005頃までメインストリートのプロセッサ開発に利用
2013-02-27 10:55:07
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@Vengineer
Pentium開発では、回路とRTLの等価性チェックツール（combinational and sequential equivalence checking)、SALT、PEPPERを開発。
2013-02-27 11:01:31
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@Vengineer
Pentium開発では、回路とRTLの等価性チェックツール（combinational and sequential equivalence checking)、SALT、PEPPERを開発。
2013-02-27 11:01:31